Gambar dibawah ini adalah blok diagram sebuah MULTIPLEXER 4 to 1 dengan masukan adalah I0, I1, I2 dan I3, keluaran adalah Zout dan Control adalah S0 dan S1. VHDL entry dari multiplexer 4 to 1 menggunakan ISIM ISE 10.1

Gambar dibawah ini adalah blok diagram sebuah MULTIPLEXER 4 to 1 dengan masukan adalah I0, I1, I2 dan I3, keluaran adalah Zout dan Control adalah S0 dan S1.

VHDL entry dari multiplexer 4 to 1 menggunakan ISIM ISE 10.1

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use ieee.numeric_std.all;

entity Multiplexer_4_to_1_VHDL is

Port ( S0 : in STD_LOGIC;

S1 : in STD_LOGIC;

I0 : in STD_LOGIC;

I1 : in STD_LOGIC;

I2 : in STD_LOGIC;

I3 : in STD_LOGIC;

Zout : out STD_LOGIC);

end Multiplexer_4_to_1_VHDL;

architecture Behavioral of Multiplexer_4_to_1_VHDL is

begin

process(S0,S1,I0,I1,I2,I3)

begin

if (S0 = '0') and (S1 = '0') then

Zout <= I0;

elsif(S0 = '1') and (S1 = '0')then

Zout <= I1;

elsif(S0 = '0') and (S1 = '1')then

Zout <= I2;

elsif(S0 = '1') and (S1 = '1')then

Zout <= I3;

end if;

end process;

end Behavioral;